စက်မှုလုပ်ငန်းသတင်းများ- အဆင့်မြင့်ထုပ်ပိုးမှုနည်းပညာခေတ်ရေစီးကြောင်းများ

Semiconductor packaging သည် ရိုးရာ 1D PCB ဒီဇိုင်းများမှ wafer အဆင့်တွင် ခေတ်မီ 3D hybrid bonding အထိ တိုးတက်ပြောင်းလဲလာခဲ့သည်။ ဤတိုးတက်မှုသည် single-digit micron အကွာအဝေးတွင် interconnect spacing ကို ခွင့်ပြုပေးပြီး 1000 GB/s အထိ bandwidth များရှိပြီး မြင့်မားသော စွမ်းအင်ထိရောက်မှုကို ထိန်းသိမ်းထားနိုင်သည်။ အဆင့်မြင့် semiconductor packaging နည်းပညာများ၏ အဓိကအချက်မှာ 2.5D packaging (အစိတ်အပိုင်းများကို ကြားခံအလွှာတစ်ခုပေါ်တွင် ဘေးချင်းယှဉ်ထားရှိသည့်နေရာ) နှင့် 3D packaging (၎င်းတွင် active chip များကို ဒေါင်လိုက်စီထားခြင်းပါဝင်သည်) တို့ဖြစ်သည်။ ဤနည်းပညာများသည် HPC စနစ်များ၏ အနာဂတ်အတွက် အရေးကြီးပါသည်။

2.5D ထုပ်ပိုးမှုနည်းပညာတွင် အလယ်အလတ်အလွှာပစ္စည်းများစွာပါဝင်ပြီး တစ်ခုချင်းစီတွင် ၎င်း၏ကိုယ်ပိုင်အားသာချက်များနှင့် အားနည်းချက်များရှိသည်။ အပြည့်အဝ passive silicon wafers နှင့် localized silicon bridges များအပါအဝင် Silicon (Si) အလယ်အလတ်အလွှာများသည် အကောင်းဆုံးဝါယာကြိုးစွမ်းရည်များကို ပံ့ပိုးပေးသည်ဟု လူသိများပြီး မြင့်မားသောစွမ်းဆောင်ရည်ရှိသော ကွန်ပျူတာအတွက် အကောင်းဆုံးဖြစ်စေသည်။ သို့သော် ၎င်းတို့သည် ပစ္စည်းများနှင့် ထုတ်လုပ်မှုအရ စျေးကြီးပြီး ထုပ်ပိုးမှုဧရိယာတွင် ကန့်သတ်ချက်များနှင့် ရင်ဆိုင်ရသည်။ ဤပြဿနာများကို လျော့ပါးစေရန်အတွက် localized silicon bridges များအသုံးပြုမှု တိုးပွားလာနေပြီး ဧရိယာကန့်သတ်ချက်များကို ဖြေရှင်းနေစဉ်တွင် ကောင်းမွန်သောလုပ်ဆောင်ချက်သည် အရေးကြီးသည့် silicon ကို ဗျူဟာကျကျအသုံးပြုထားသည်။

ပန်ကာထုတ်ပုံသွင်းထားသော ပလတ်စတစ်များကို အသုံးပြုသည့် အော်ဂဲနစ်ကြားခံအလွှာများသည် ဆီလီကွန်အတွက် ပိုမိုကုန်ကျစရိတ်သက်သာသော အစားထိုးနည်းလမ်းတစ်ခုဖြစ်သည်။ ၎င်းတို့တွင် dielectric constant နိမ့်ကျသောကြောင့် အထုပ်တွင် RC နှောင့်နှေးမှုကို လျော့နည်းစေသည်။ ဤအားသာချက်များရှိသော်လည်း အော်ဂဲနစ်ကြားခံအလွှာများသည် ဆီလီကွန်အခြေခံထုပ်ပိုးမှုကဲ့သို့ အပြန်အလှန်ချိတ်ဆက်မှုအင်္ဂါရပ်လျှော့ချမှုအဆင့်ကို ရရှိရန် ရုန်းကန်နေရပြီး မြင့်မားသောစွမ်းဆောင်ရည်ရှိသော ကွန်ပျူတာအပလီကေးရှင်းများတွင် ၎င်းတို့ကို လက်ခံအသုံးပြုမှုကို ကန့်သတ်ထားသည်။

ဖန်ကြားခံအလွှာများသည် အထူးသဖြင့် Intel ၏ ဖန်အခြေခံ စမ်းသပ်ယာဉ်ထုပ်ပိုးမှုကို မကြာသေးမီက မိတ်ဆက်ပြီးနောက် သိသာထင်ရှားသော စိတ်ဝင်စားမှုကို ရရှိခဲ့သည်။ ဖန်သည် ချိန်ညှိနိုင်သော အပူချဲ့ထွင်မှုကိန်းဂဏန်း (CTE)၊ မြင့်မားသော အတိုင်းအတာတည်ငြိမ်မှု၊ ချောမွေ့ပြီး ပြားချပ်ချပ်မျက်နှာပြင်များနှင့် ပြားချပ်ချပ်ထုတ်လုပ်မှုကို ပံ့ပိုးပေးနိုင်စွမ်းကဲ့သို့သော အားသာချက်များစွာကို ပေးစွမ်းပြီး ဆီလီကွန်နှင့် နှိုင်းယှဉ်နိုင်သော ဝါယာကြိုးစွမ်းရည်ရှိသော အလယ်အလတ်အလွှာများအတွက် အလားအလာကောင်းသော ကိုယ်စားလှယ်လောင်းတစ်ဦးဖြစ်စေသည်။ သို့သော် နည်းပညာဆိုင်ရာစိန်ခေါ်မှုများအပြင် ဖန်ကြားခံအလွှာများ၏ အဓိကအားနည်းချက်မှာ မရင့်ကျက်သေးသော ဂေဟစနစ်နှင့် လက်ရှိတွင် ကြီးမားသောထုတ်လုပ်မှုစွမ်းရည်မရှိခြင်းဖြစ်သည်။ ဂေဟစနစ်ရင့်ကျက်လာပြီး ထုတ်လုပ်မှုစွမ်းရည်များ တိုးတက်လာသည်နှင့်အမျှ တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုပ်ပိုးမှုတွင် ဖန်အခြေခံနည်းပညာများသည် နောက်ထပ်တိုးတက်မှုနှင့် လက်ခံအသုံးပြုမှုကို မြင်တွေ့ရမည်ဖြစ်သည်။

3D ထုပ်ပိုးမှုနည်းပညာအရ Cu-Cu bump-less hybrid bonding သည် ဦးဆောင်ဆန်းသစ်သောနည်းပညာတစ်ခုဖြစ်လာနေသည်။ ဤအဆင့်မြင့်နည်းပညာသည် dielectric ပစ္စည်းများ (SiO2 ကဲ့သို့) နှင့် embedded သတ္တုများ (Cu) ပေါင်းစပ်ခြင်းဖြင့် အမြဲတမ်းချိတ်ဆက်မှုများကို ရရှိစေသည်။ Cu-Cu hybrid bonding သည် မိုက်ခရွန် ၁၀ အောက် အကွာအဝေးများကို ရရှိနိုင်ပြီး ပုံမှန်အားဖြင့် single-digit micron အကွာအဝေးတွင်ရှိပြီး bump spacings ၄၀-၅၀ မိုက်ခရွန်ခန့်ရှိသော ရိုးရာ micro-bump နည်းပညာထက် သိသာထင်ရှားသောတိုးတက်မှုကို ကိုယ်စားပြုသည်။ hybrid bonding ၏ အားသာချက်များတွင် I/O တိုးလာခြင်း၊ bandwidth တိုးလာခြင်း၊ 3D vertical stacking တိုးတက်လာခြင်း၊ ပါဝါထိရောက်မှုပိုမိုကောင်းမွန်လာခြင်းနှင့် အောက်ခြေဖြည့်သွင်းမှုမရှိခြင်းကြောင့် ကပ်ပါးကောင်အကျိုးသက်ရောက်မှုများနှင့် အပူခံနိုင်ရည်လျော့နည်းလာခြင်းတို့ ပါဝင်သည်။ သို့သော် ဤနည်းပညာသည် ထုတ်လုပ်ရန်ရှုပ်ထွေးပြီး ကုန်ကျစရိတ်ပိုများသည်။

2.5D နှင့် 3D ထုပ်ပိုးမှုနည်းပညာများတွင် ထုပ်ပိုးမှုနည်းစနစ်အမျိုးမျိုး ပါဝင်သည်။ 2.5D ထုပ်ပိုးမှုတွင်၊ ကြားခံအလွှာပစ္စည်းများရွေးချယ်မှုပေါ် မူတည်၍ အထက်ဖော်ပြပါပုံတွင်ပြထားသည့်အတိုင်း ဆီလီကွန်အခြေခံ၊ အော်ဂဲနစ်အခြေခံနှင့် ဖန်အခြေခံကြားခံအလွှာများအဖြစ် အမျိုးအစားခွဲခြားနိုင်သည်။ 3D ထုပ်ပိုးမှုတွင်၊ micro-bump နည်းပညာဖွံ့ဖြိုးတိုးတက်မှုသည် အကွာအဝေးအတိုင်းအတာကို လျှော့ချရန် ရည်ရွယ်သော်လည်း ယနေ့ခေတ်တွင် hybrid bonding နည်းပညာ (တိုက်ရိုက် Cu-Cu ချိတ်ဆက်မှုနည်းလမ်း) ကို လက်ခံအသုံးပြုခြင်းဖြင့် single-digit အကွာအဝေးအတိုင်းအတာကို ရရှိနိုင်ပြီး ယင်းနယ်ပယ်တွင် သိသာထင်ရှားသောတိုးတက်မှုကို အမှတ်အသားပြုသည်။

**စောင့်ကြည့်ရမည့် အဓိက နည်းပညာခေတ်ရေစီးကြောင်းများ**

၁။ **ပိုကြီးသော အလယ်အလတ်အလွှာဧရိယာများ-** IDTechEx သည် ယခင်က 3x reticle အရွယ်အစားကန့်သတ်ချက်ထက် ကျော်လွန်သော ဆီလီကွန်အလယ်အလတ်အလွှာများ၏ အခက်အခဲကြောင့် 2.5D ဆီလီကွန်တံတားဖြေရှင်းချက်များသည် HPC ချစ်ပ်များကိုထုပ်ပိုးရန်အတွက် အဓိကရွေးချယ်မှုအဖြစ် ဆီလီကွန်အလယ်အလတ်အလွှာများကို မကြာမီအစားထိုးတော့မည်ဟု ခန့်မှန်းခဲ့သည်။ TSMC သည် NVIDIA နှင့် Google နှင့် Amazon ကဲ့သို့သော အခြားဦးဆောင် HPC developer များအတွက် 2.5D ဆီလီကွန်အလယ်အလတ်အလွှာများ၏ အဓိကပေးသွင်းသူဖြစ်ပြီး ကုမ္ပဏီသည် မကြာသေးမီက 3.5x reticle အရွယ်အစားရှိသော ၎င်း၏ပထမမျိုးဆက် CoWoS_L ကို အစုလိုက်အပြုံလိုက်ထုတ်လုပ်မှုကို ကြေညာခဲ့သည်။ IDTechEx သည် အဓိကကစားသမားများကို လွှမ်းခြုံထားသော ၎င်း၏အစီရင်ခံစာတွင် နောက်ထပ်တိုးတက်မှုများကို ဆွေးနွေးခြင်းဖြင့် ဤလမ်းကြောင်းသည် ဆက်လက်တည်ရှိနေမည်ဟု မျှော်လင့်ထားသည်။

၂။ **Panel-Level Packaging:** ၂၀၂၄ ခုနှစ် ထိုင်ဝမ် အပြည်ပြည်ဆိုင်ရာ Semiconductor ပြပွဲတွင် မီးမောင်းထိုးပြခဲ့သည့်အတိုင်း Panel-level packaging သည် သိသာထင်ရှားသော အာရုံစိုက်မှုတစ်ခု ဖြစ်လာခဲ့သည်။ ဤထုပ်ပိုးမှုနည်းလမ်းသည် ပိုကြီးသော အလယ်အလတ်အလွှာများကို အသုံးပြုခွင့်ပေးပြီး တစ်ပြိုင်နက်တည်း package များ ပိုမိုထုတ်လုပ်ခြင်းဖြင့် ကုန်ကျစရိတ်များကို လျှော့ချရန် ကူညီပေးသည်။ ၎င်း၏ အလားအလာရှိသော်လည်း၊ warpage စီမံခန့်ခွဲမှုကဲ့သို့သော စိန်ခေါ်မှုများကို ဖြေရှင်းရန် လိုအပ်နေဆဲဖြစ်သည်။ ၎င်း၏ တိုးပွားလာသော ထင်ရှားမှုသည် ပိုကြီးပြီး ပိုမိုကုန်ကျစရိတ်သက်သာသော အလယ်အလတ်အလွှာများအတွက် တိုးပွားလာသော ၀ယ်လိုအားကို ထင်ဟပ်စေသည်။

၃။ **ဖန်ကြားခံအလွှာများ-** ဖန်သည် ဆီလီကွန်နှင့် နှိုင်းယှဉ်နိုင်သော ကောင်းမွန်သောဝါယာကြိုးများ ရရှိရန် ခိုင်မာသော ကိုယ်စားလှယ်လောင်းပစ္စည်းတစ်ခုအဖြစ် ပေါ်ထွက်လာနေပြီး ချိန်ညှိနိုင်သော CTE နှင့် ပိုမိုမြင့်မားသော ယုံကြည်စိတ်ချရမှုကဲ့သို့သော အပိုအားသာချက်များ ရှိပါသည်။ ဖန်ကြားခံအလွှာများသည် panel-level packaging နှင့်လည်း တွဲဖက်အသုံးပြုနိုင်ပြီး ပိုမိုစီမံခန့်ခွဲနိုင်သော ကုန်ကျစရိတ်များဖြင့် မြင့်မားသောသိပ်သည်းဆရှိသော ဝါယာကြိုးများအတွက် အလားအလာကို ပေးဆောင်ပြီး အနာဂတ်ထုပ်ပိုးမှုနည်းပညာများအတွက် အလားအလာရှိသော ဖြေရှင်းချက်တစ်ခုဖြစ်စေသည်။

၄။ **HBM Hybrid Bonding:** 3D ကြေးနီ-ကြေးနီ (Cu-Cu) hybrid bonding သည် ချစ်ပ်များအကြား အလွန်ကောင်းမွန်သော pitch vertical interconnections များရရှိရန်အတွက် အဓိကနည်းပညာတစ်ခုဖြစ်သည်။ ဤနည်းပညာကို stacked SRAM နှင့် CPU များအတွက် AMD EPYC အပါအဝင် high-end server ထုတ်ကုန်အမျိုးမျိုးတွင် အသုံးပြုခဲ့ပြီး I/O dies များတွင် CPU/GPU blocks များကို stacking အတွက် MI300 စီးရီးတွင် အသုံးပြုခဲ့သည်။ Hybrid bonding သည် အနာဂတ် HBM တိုးတက်မှုများတွင် အထူးသဖြင့် 16-Hi သို့မဟုတ် 20-Hi layers ထက်ကျော်လွန်သော DRAM stacks များအတွက် အရေးပါသောအခန်းကဏ္ဍမှ ပါဝင်လာရန် မျှော်လင့်ရသည်။

၅။ **ပူးတွဲထုပ်ပိုးထားသော Optical Devices (CPO):** ဒေတာစီးဆင်းမှုမြင့်မားခြင်းနှင့် ပါဝါထိရောက်မှု မြင့်မားလာခြင်းနှင့်အတူ optical interconnect နည်းပညာသည် သိသိသာသာ အာရုံစိုက်မှု ရရှိလာခဲ့သည်။ ပူးတွဲထုပ်ပိုးထားသော optical devices (CPO) သည် I/O bandwidth ကို မြှင့်တင်ရန်နှင့် စွမ်းအင်သုံးစွဲမှုကို လျှော့ချရန်အတွက် အဓိကဖြေရှင်းချက်တစ်ခု ဖြစ်လာနေသည်။ ရိုးရာလျှပ်စစ်ထုတ်လွှင့်မှုနှင့် နှိုင်းယှဉ်ပါက optical ဆက်သွယ်ရေးသည် အကွာအဝေးရှည်များတွင် signal attenuation နည်းပါးခြင်း၊ crosstalk sensitivity လျော့နည်းခြင်းနှင့် bandwidth သိသိသာသာ တိုးမြှင့်ခြင်း အပါအဝင် အားသာချက်များစွာကို ပေးစွမ်းသည်။ ဤအားသာချက်များသည် CPO ကို ဒေတာများစွာအသုံးပြုသော၊ စွမ်းအင်ချွေတာသော HPC စနစ်များအတွက် အကောင်းဆုံးရွေးချယ်မှုဖြစ်စေသည်။

**စောင့်ကြည့်ရမည့် အဓိကဈေးကွက်များ**

2.5D နှင့် 3D ထုပ်ပိုးမှုနည်းပညာများ ဖွံ့ဖြိုးတိုးတက်မှုကို မောင်းနှင်သည့် အဓိကဈေးကွက်မှာ မြင့်မားသောစွမ်းဆောင်ရည်ရှိသော ကွန်ပျူတာ (HPC) ကဏ္ဍဖြစ်သည်မှာ သံသယဖြစ်စရာမလိုပါ။ ဤအဆင့်မြင့်ထုပ်ပိုးမှုနည်းလမ်းများသည် Moore's Law ၏ ကန့်သတ်ချက်များကို ကျော်လွှားရန် အရေးကြီးပြီး တစ်ခုတည်းသော package တွင် transistor များ၊ memory နှင့် အပြန်အလှန်ချိတ်ဆက်မှုများ ပိုမိုရရှိစေရန် အရေးကြီးပါသည်။ ချစ်ပ်များ ပြိုကွဲခြင်းသည် I/O block များမှ processing block များကို ခွဲထုတ်ခြင်းကဲ့သို့သော မတူညီသော functional block များအကြား process node များကို အကောင်းဆုံးအသုံးချနိုင်စေပြီး စွမ်းဆောင်ရည်ကို ပိုမိုမြှင့်တင်ပေးပါသည်။

မြင့်မားသောစွမ်းဆောင်ရည်ရှိသော ကွန်ပျူတာ (HPC) အပြင်၊ အခြားဈေးကွက်များသည်လည်း အဆင့်မြင့်ထုပ်ပိုးမှုနည်းပညာများကို လက်ခံကျင့်သုံးခြင်းဖြင့် တိုးတက်မှုရရှိရန် မျှော်လင့်ရသည်။ 5G နှင့် 6G ကဏ္ဍများတွင်၊ ထုပ်ပိုးမှုအင်တင်နာများနှင့် ခေတ်မီချစ်ပ်ဖြေရှင်းချက်များကဲ့သို့သော ဆန်းသစ်တီထွင်မှုများသည် ကြိုးမဲ့ဝင်ရောက်ခွင့်ကွန်ရက် (RAN) ဗိသုကာလက်ရာများ၏ အနာဂတ်ကို ပုံဖော်ပေးလိမ့်မည်။ အလိုအလျောက်ယာဉ်များသည်လည်း အကျိုးကျေးဇူးရရှိမည်ဖြစ်သည်၊ အဘယ်ကြောင့်ဆိုသော် ဤနည်းပညာများသည် ဘေးကင်းမှု၊ ယုံကြည်စိတ်ချရမှု၊ ကျစ်လစ်သိပ်သည်းမှု၊ ပါဝါနှင့် အပူချိန်စီမံခန့်ခွဲမှုနှင့် ကုန်ကျစရိတ်သက်သာမှုကို သေချာစေသည့်အပြင် ဒေတာအမြောက်အမြားကို စီမံဆောင်ရွက်ရန် အာရုံခံကိရိယာအစုံများနှင့် ကွန်ပျူတာယူနစ်များ ပေါင်းစပ်မှုကို ပံ့ပိုးပေးသောကြောင့်ဖြစ်သည်။

စားသုံးသူအီလက်ထရွန်းနစ်ပစ္စည်းများ (စမတ်ဖုန်းများ၊ စမတ်နာရီများ၊ AR/VR စက်ပစ္စည်းများ၊ PC များနှင့် workstation များအပါအဝင်) သည် ကုန်ကျစရိတ်ကို ပိုမိုအလေးပေးနေသော်လည်း နေရာကျဉ်းများတွင် ဒေတာများ ပိုမိုလုပ်ဆောင်ရန် အာရုံစိုက်လာကြသည်။ ထုပ်ပိုးမှုနည်းလမ်းများသည် HPC တွင်အသုံးပြုသည့်နည်းလမ်းများနှင့် ကွဲပြားနိုင်သော်လည်း အဆင့်မြင့် semiconductor packaging သည် ဤလမ်းကြောင်းတွင် အဓိကအခန်းကဏ္ဍမှ ပါဝင်မည်ဖြစ်သည်။